状态取反
一个常见的导致等价性比对失败的综合优化就是状态取反，以解决时序问题。
上图就是状态取反的一个示例，这两个设计的整体功能其实都是等价的，但是中间的寄存器之间的逻辑不全是等价的。下方设计的寄存器中间的逻辑进行了状态反转，但是后面的pipeline又将这个值修正回来了。
为了在combinational FEV等价性比对工具中能够正确比对通过，需要进行新的映射关系设定。即上面方案的寄存器之间的逻辑A不直接和下面方案的寄存器之间的逻辑B进行等价性比对，而是重新设置A和～B进行比对。
有的FEV工具能够自动地识别出这种情况，也可能有些工具无法识别。不管怎么样，作为验证工程师肯定需要知道有这么个事情。但是由于工具本身的复杂性，我们使用EDA工具的方式还是首先比较谨慎，然后case by case地定位各类比对失败的场景。
逻辑复制 
综合工具优化时序问题的策略也可能是逻辑复制。上面的方案寄存器中间是1块逻辑云，下面的方案寄存器之间是2块小点的逻辑云，但是整体的模块功能是等价的。
同样，等价性比对工具可能会识别出这种情况，并自动修改映射关系。
最后，还是那句话，验证工程师不仅仅利用工具，而应该是驾驭工具。
