有一个普普通通的知乎问题，鲜有地没有大佬们的长篇大论。但是，这里面的故事以及故事里表现的生命就在你我身边，或者，就是你我。
如何用一句话证明你是IC开发者？
QA&在？看看function coverage
这个bug不严重，软件绕过去吧
能不能设掉或者打拍
Spyglass
Could you help to check this?
给后端的Tape out schedule永远不会因为前端发现的bug而delay...
先跑一下仿真看看
TestMAX No. 1
你好，请问你最近有跳槽的意向吗？我们给的比oppo高哦
SDF又不clean，这么多violation
这个violation可以waive吗？
这个drc报错感觉是个bug
你想过办法绕过去就行
s家的 ip core，为啥在用c家的simulator compile的时候那么慢？
硅农
W/L 宽长比
Posedge clk or negedge rstn
ppa
这个DRC error是真错还是假错啊？能不能waive掉啊？
未解之谜找AE，疑难杂症靠AE，AE助我圆梦之旅。
die
这波tape out打水漂了
VCO不振了！
report_timing
早上vcs中午dc下午xa晚上icc第二天流片
一切为了PPA
拉他手机
新的一年，新的思考，请machine learning帮忙搞定一切！
点亮点亮
你看这个问题能不能workaround一下，先往前走
想做放大器出来振荡器，想做振荡器出来放大器
UVM_ERROR : 0
vcs verdi icc2
把电流电压打出来
准备typeout了，这俩月加加班
one of scan chains was blocked，can you help to check the rtl files?
N7 N5 N3
信号拉出来看看时序
TCAD是EDA的核心底层
奈何夜的时间总是这么短，我的ECO还没做完
插入的每一个寄存器片，提高系统速度的同时，也让回家变得越来越奢侈。
这版肯定能绕通
Testchip, sample dies…..
ip solution
选T还是选S.
ECO
XO，Appolo，Astro，ICC，ICC II，FusionCompiler。
你的if怎么没有写else
加着最长的班，还要操心一不小心就失败烧掉大量的钱
这个是不是sign off 的flow ？
有violation，这条路径timing修了？
下周TO
你这里最好打一拍
给你一个基础验证环境，你改完代码自己先跑跑。
这个是true path还是false path?
从业17载，用过，calibre,Hspice,dc,se,sta,nc-sim,PT,vcs,zebu，被HBM controller折磨过，被PCIE link training涮过，被DDR initial虐崩溃过。
shuttle
马上要流片了，这两个月加一下班！！！
和设计confirm一下
一版量产！
操着CEO的心，干着ECO的活
fm没过！！！
你的代码被验证有问题，项目已经接近完结，修改起来成本很大，要做EC
用户视角，白盒测试
同步fifo状态机，时钟复位寄存器
xxxx is not expected
插buffer
操卖白粉的心，赚卖白菜的钱。
这次ppa多少？
Margin不够啊
兄弟，这是个死循环，仿真时间没有推动，修改下重新生成simv 吧
把覆盖率收一下
一沙一世界，一花一天堂；
无限掌中置，刹那成永恒。
新增一个case
这sdc是不是有问题啊?
有跑得完的LVS，但沒清的完的DRC。
资源不够了
密度问题解决了吗，电容填了够吗，你这powergrid不行啊
CDC 有几千条呢，看一下
垫个buffer，换下cell
这个波形你看看